`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:56:04
// Design Name: 
// Module Name: clk_manage
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module clk_manage(
    input   i_clk       ,

    output  o_clk_50MHz ,
    output  o_rx_clk    ,
    output  o_tx_clk    

    );

clk_pll_50 u_clk_pll_50
(    
    // Clock in ports
    .clk_in1(clk_in1)   ,
    // Status and control signals
    .locked(locked),       // output locked
    // Clock out ports
    .clk_out1(clk_out1),     // output clk_out1
    );      // input clk_in1
endmodule
